Speed-up of RISC-V core using Logic-In-Memory operations - WebThesis

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Speed-up of RISC-V core using Logic-In-Memory operations

Antonia Ieva

Speed-up of RISC-V core using Logic-In-Memory operations.

Rel. Marco Vacca, Marco Ottavi. Politecnico di Torino, Corso di laurea magistrale in Ingegneria Elettronica (Electronic Engineering), 2020

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Relatori

Marco Vacca, Marco Ottavi

Tipo di pubblicazione

Elettronica

URI

https://webthesis.biblio.polito.it/id/eprint/15369

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