Thesis

• Vincenzo Castilletti. Riduzione dei tempi di simulazione mediante modellazione analogica comportamentale e semplificazione del DSP negli IP SERDES a 64Gbps = Simulation time reduction through behavioral analog modeling and DSP simplifications in 64Gbps SERDES IP. Rel. Guido Masera. Politecnico di Torino, Master of science program in Electronic Engineering, 2025
  

  

  Preview