Tesi

Vincenzo Castilletti. Riduzione dei tempi di simulazione mediante modellazione analogica comportamentale e semplificazione del DSP negli IP SERDES a 64Gbps = Simulation time reduction through behavioral analog modeling and DSP simplifications in 64Gbps SERDES IP. Rel. Guido Masera. Politecnico di Torino, Corso di laurea magistrale in Ingegneria Elettronica (Electronic Engineering), 2025

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