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Design of a parallel hardware architecture for Quantum Annealing Algorithm acceleration

Forno, Evelina

Design of a parallel hardware architecture for Quantum Annealing Algorithm acceleration.

Rel. Andrea Acquaviva, Gianvito Urgese. Politecnico di Torino, Corso di laurea magistrale in Ingegneria Informatica (Computer Engineering), 2018

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Abstract:

Application acceleration on FPGAs

Relatori: Andrea Acquaviva, Gianvito Urgese
Anno accademico: 2017/18
Tipo di pubblicazione: Elettronica
Soggetti:
Corso di laurea: Corso di laurea magistrale in Ingegneria Informatica (Computer Engineering)
Classe di laurea: Nuovo ordinamento > Laurea magistrale > LM-32 - INGEGNERIA INFORMATICA
Aziende collaboratrici: NEC Corporation
URI: http://webthesis.biblio.polito.it/id/eprint/8223
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