Robert Margelli
System-level Design of a Latency-insensitive RISC-V Microprocessor and Optimization via High-level Synthesis.
Rel. Luciano Lavagno. Politecnico di Torino, Corso di laurea magistrale in Ingegneria Informatica (Computer Engineering), 2017
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| Abstract: |
System-level Design of a Latency-insensitive RISC-V Microprocessor and Optimization via High-level Synthesis |
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| Relatori: | Luciano Lavagno |
| Anno accademico: | 2017/18 |
| Tipo di pubblicazione: | Elettronica |
| Numero di pagine: | 79 |
| Soggetti: | |
| Corso di laurea: | Corso di laurea magistrale in Ingegneria Informatica (Computer Engineering) |
| Classe di laurea: | Nuovo ordinamento > Laurea magistrale > LM-32 - INGEGNERIA INFORMATICA |
| Ente in cotutela: | Columbia University (STATI UNITI D'AMERICA) |
| Aziende collaboratrici: | NON SPECIFICATO |
| URI: | http://webthesis.biblio.polito.it/id/eprint/6438 |
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