Danilo Pesaresi
Implementazione hardware di NTRU su FPGA = Hardware implementation of NTRU on FPGA.
Rel. Guido Masera, Andrea Molino, Gabriele Coppolino. Politecnico di Torino, Corso di laurea magistrale in Ingegneria Elettronica (Electronic Engineering), 2021
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Abstract
Negli ultimi anni, la necessità di avere delle comunicazioni sicure fra dispositivi è aumentata enormemente. Questi ultimi infatti inviano informazioni che devono essere crittografate in modo che solo le persone autorizzate possano leggerle. Attualmente, per garantire la sicurezza delle telecomunicazioni, vengono usati per lo più i classici algoritmi di crittografia asimmetrica, in quanto essi non richiedono complicati schemi di distribuzione chiavi come nella crittografia simmetrica; tuttavia con l'avvenire dei computer quantistici il suo impiego potrebbe diventare ben presto un punto debole. L’algoritmo NTRU nasce quindi dall’esigenza di sviluppare algoritmi post quantum. Questi algoritmi devono essere in grado di resistere ad attacchi da parte di computer quantistici ed essere implementabili su computer tradizionali.
L’obiettivo di questa tesi è quindi quello di realizzare un’implementazione su FPGA dell’algoritmo NTRU, analizzare le sue criticità e andare a migliorare le sue prestazioni con un opportuno codesign HW/SW
Relatori
Anno Accademico
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Corso di laurea
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Aziende collaboratrici
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