A Coherence-Capable Write-Back L1 Data Cache for Ariane

I processori multicore hanno introdotto nuove sfide nell'architettura dei calcolatori, in particolare nell'assicurare che tutti i core abbiano accesso ai valori aggiornati della memoria condivisa. Questo è realizzato attraverso algoritmi di coerenza che contribuiscono ad assicurare la consistenza tra tutti i core. I protocolli di coerenza più comuni implementano un approccio di "writer-initiated invalidation", in cui tutte le copie distribuite dei dati vengono invalidate quando un core richiede il permesso di scrittura. Questo approccio virtualizza la memoria come un'unica risorsa condivisa, rendendo la coerenza invisibile anche al modello di consistenza più forte. Tuttavia, questa tecnica può essere complessa e richiede una "directory" inclusiva o una costosa comunicazione tra i core. Un approccio alternativo che sta guadagnando popolarità è l'auto-invalidazione dei dati dalla cache privata durante la sincronizzazione tra i core, il che riduce significativamente la complessità del protocollo a scapito delle prestazioni. In questo lavoro, presentiamo un algoritmo di coerence "conistency-directed" per CVA6, una CPU a 6 stadi basata su RISC-V sviluppata dall'ETH di Zurigo e dall'Università di Bologna. Il protocollo è consapevole del modello di consistenza RISC-V Weak Memory Ordering (RVWMO) e esegue operazioni di auto-invalidazione e di scrittura in cache nei punti di sincronizzazione, rendendo il processore conforme al modello di memoria RVWMO. L'obiettivo principale è garantire la coerenza con un protocollo completamente distribuito che non richieda una "directory" inclusiva o una costosa comunicazione tra i core. Inoltre, studiamo la complessità e le prestazioni del design. Il nostro processo di verifica dimostra la conformità al modello di memoria, garantendo la correttezza del protocollo di coerenza. Il design è sintetizzato con la tecnologia GlobalFoundries 22FDX, rivelando un aumento di complessità trascurabile e nessuna riduzione della frequenza massima. Il nostro studio sulle prestazioni illustra che il costo delle prestazioni è accettabile quando la comunicazione tra i core non è eccessiva.