Design of a High Performance Memory Packet Decoder for Streaming Architecture on FPGA

Questa tesi riguarda la descrizione delle problematiche e dei risultati riguardanti lo sviluppo di un interfaccia tra un FPGA e una memoria, entrambe sulla medesima scheda, utilizzando i paradigmi dell'architettura streaming e ottimizzandone per la performance. Questa interfaccia è inclusa all'interno di un progetto di ricerca più esteso riguardante l'accelerazione di algoritmi di fluidodinamica computazionale sfruttando l'architettura streaming per FPGA. La fluidodianmica computazionale ricade all'interno della famiglia dell high performance computing (HPC). Questo implica che la nostra interfaccia deve essere ottimizata al massimo per garantire la performance dell'intero sistema. Inoltre l'interfaccia si rivela essere un elemento cruciale per tutto il sistema in quanto à il collo di bottiglia dal punto di vista della performance. L'ottimizzazione di questo modulo è dunque un nodo cruciale per la riuscita di questo progetto di ricerca. Lo sviluppo della tesi è quindi incentrato sulla descrizione delle specifiche sia del progetto generale sia dell' interfaccia di memoria, dei problemi che derivano da queste specifiche e le relative soluzioni, sulla descrizione delle tecniche, delle metodologie, delle scelte di design utilizzate per la realizzazione del modulo, sulla descrizione stessa dell' implementazione di questo modulo e sui risultati ottenuti da questo design. Questa tesi è stata effettuata nel laboratorio LSI dell'università politecnica di Madrid con la supervisione del professor Carlos Carreras Vaquer e del dottorando Roberto Sierra Cabrera.