Con la costante crescita di scambio dati nelle comunicazioni, si ha la necessità di aumentare la velocità di trasmissione e ricezione, per questo vengono sviluppati dispositivi SerDes (Serializzatore - Deserializzatore) che possano lavorare a frequenze elevate dove i canali di trasmissione hanno attenuazioni ingenti. Per recuperare queste attenuazioni si introducono nei ricevitori degli algoritmi che stimano la sequenza dei dati a massima verosimiglianza. L’algoritmo Viterbi è uno di questi da usare all’interno dei ricevitori dei sistemi SerDes. La tesi ha lo scopo di valutare le prestazioni, l’occupazione di area e il consumo di potenza di diverse implementazioni del Viterbi Detector, con lo scopo di avere dati relativi per la progettazione di un SerDes in tecnologia FinFET a 3 nm di TSMC.