Questa relazione tratta lo sviluppo della micro-architettura hardware, implementazione RTL, verifica e sintesi di una struttura studiata per offrire robustezza agli errori software, integrata all’interno di un interconnect per SoC. Tale struttura e’ composta principalmente di due IP differenti. Un framework di verifica funzionale basato sulla metodologia UVM e’ stato usato per la validazione di tutte le IP, in modo da scoprire eventuali bugs contenuti nello sviluppo RTL. Infine un’attivita di sintesi (RTL to gate) condotta su ogni blocco sviluppato ha mostrato l’assenza di violazioni principali di timing, usando un set di constraints, coerenti con quelle che verranno usate per la sintesi degli stessi blocchi integrati nel SoC finale.