Design of a parallel hardware architecture for Quantum Annealing Algorithm acceleration
Evelina Forno
Design of a parallel hardware architecture for Quantum Annealing Algorithm acceleration.
Rel. Andrea Acquaviva, Gianvito Urgese. Politecnico di Torino, Corso di laurea magistrale in Ingegneria Informatica (Computer Engineering), 2018
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Abstract
Application acceleration on FPGAs
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