Design and characterization of Variable Latency adders for floating-point arithmetic units

Leonardo Pedone

Design and characterization of Variable Latency adders for floating-point arithmetic units.

Rel. Maurizio Martina. Politecnico di Torino, Corso di laurea magistrale in Ingegneria Elettronica (Electronic Engineering), 2018

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Abstract:	Studio di architetture a latenza variabile per unità floating-point.
Relatori:	Maurizio Martina
Anno accademico:	2017/18
Tipo di pubblicazione:	Elettronica
Numero di pagine:	79
Soggetti:
Corso di laurea:	Corso di laurea magistrale in Ingegneria Elettronica (Electronic Engineering)
Classe di laurea:	Nuovo ordinamento > Laurea magistrale > LM-29 - INGEGNERIA ELETTRONICA
Aziende collaboratrici:	NON SPECIFICATO
URI:	http://webthesis.biblio.polito.it/id/eprint/7439

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