Implementation of a processor platform with IMC addons in 65nm technology

Implementation of a processor platform with IMC addons in 65nm technologyCon il significativo aumento della potenza di calcolo richiesta dai recenti sviluppi del machine learning, dell'elaborazione dei dati o dell'Internet of Things, la riduzione dei tempi di calcolo e del consumo energetico è sempre più una necessità. Sfortunatamente, le tecnologie di memoria standard non possono sopportare le prestazioni di calcolo previste: per affrontare questo problema vengono utilizzate nuove architetture, come l'in-memory computing. L'in-memory computing è una delle potenziali tecnologie che potrebbero consentire di migliorare l'efficienza del calcolo, riducendo lo spostamento dei dati tra la memoria e le unità di elaborazione. Una potenziale applicazione che potrebbe essere eseguita su questo tipo di memoria è legata alle reti neurali convoluzionali. In questa tesi verrà analizzato un metodo efficiente per calcolare una singola operazione di convoluzione partendo da un primo progetto su BLADE, un'architettura in-memory sviluppata in ESL: il design del controllore di questa memoria sarà migliorato al fine di facilitare la comunicazione tra l'unità di processo centrale e la memoria stessa. Infine, il design ottimizzato sarà testato eseguendo l'operazione di convoluzione.