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Simplified Affine Motion Estimation algorithm and architecture for the Versatile Video Coding Standard

Costantino Taranto

Simplified Affine Motion Estimation algorithm and architecture for the Versatile Video Coding Standard.

Rel. Maurizio Martina, Guido Masera. Politecnico di Torino, Corso di laurea magistrale in Ingegneria Elettronica (Electronic Engineering), 2022

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Abstract:

La richiesta di contenuti video ad elevata qualità da parte degli utenti nel mondo è attualmente in crescita. In uno scenario del genere, fare affidamento ad algoritmi e standard di codifica video efficienti è essenziale per evitare enormi requisiti in termini di memoria e risorse computazionali. Versatile Video Coding (VVC) è il più recente standard di codifica video, sviluppato dal Joint Video Experts Team e finalizzato a luglio 2020 in ITU-T come “Recommendation H.266”. È in grado di ottenere riduzioni significative del bit rate nell'archiviazione e nella trasmissione di flussi video. Si parla di circa il 50% in meno rispetto al suo predecessore, HEVC, a parità di qualità video. Questo miglioramento del tasso di compressione comporta una maggiore complessità del sistema di elaborazione video: il tempo di codifica in VVC aumenta rispetto agli standard precedenti, supponendo lo stesso flusso di dati in ingresso. Per ridurre il carico in termini di complessità computazionale sui processori, è stato progettato un acceleratore hardware che gestisce una delle fasi più complesse di VVC: l’Affine Motion Estimation. Questo algoritmo è stato rielaborato in una forma originale semplificata, realizzata a partire da una combinazione di metodi preesistenti opportunamente rivisitati. I suoi risultati sono stati confrontati con quelli del software di riferimento VTM (VVC Test Model). Nel lavoro di tesi questi risultati vengono confrontati. L'algoritmo ottimizzato è stato implementato in hardware per ASIC attraverso una descrizione RTL. Tale implementazione è stata verificata a livello logico e il circuito sintetizzato con la Nangate Open Cell Library a 45 nm. In base alla stima delle prestazioni del circuito e alla complessità computazionale dell'intera catena di codifica VVC, il componente progettato può assistere l'encoder del VTM nell'elaborazione di flussi video con risoluzioni fino a 1920x1080 a 50 fotogrammi al secondo.

Relatori: Maurizio Martina, Guido Masera
Anno accademico: 2021/22
Tipo di pubblicazione: Elettronica
Numero di pagine: 123
Soggetti:
Corso di laurea: Corso di laurea magistrale in Ingegneria Elettronica (Electronic Engineering)
Classe di laurea: Nuovo ordinamento > Laurea magistrale > LM-29 - INGEGNERIA ELETTRONICA
Aziende collaboratrici: NON SPECIFICATO
URI: http://webthesis.biblio.polito.it/id/eprint/23482
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