Riduzione dei tempi di simulazione mediante modellazione analogica comportamentale e semplificazione del DSP negli IP SERDES a 64Gbps = Simulation time reduction through behavioral analog modeling and DSP simplifications in 64Gbps SERDES IP

La crescente complessità delle IP PHY SerDes necessaria per garantire elevati data-rate in applicazioni come High Performance Computing (HPC), Data Center e AI/ML, ha reso la simulazione di questi dispositivi sempre più onerosa dal punto di vista computazionale. Questa tesi in azienda, svolta in Synopsys, si concentra sul miglioramento delle velocità di simulazione degli IP Synopsys (PHY), prendendo come riferimento un IP PCIe6. Il lavoro si articola in due principali direzioni: l'ottimizzazione delle simulazioni digitali e lo sviluppo di modelli analogici comportamentali. La prima parte del lavoro riguarda l'ottimizzazione dei tempi di simulazione digitali, fondamentale per consentire ai customer un'accurata verifica dei loro SoC, contenenti più istanze dei SerDes PCIe6 prodotti da Synopsys. A livello customer, per motivi di protezione della proprietà intellettuale, le simulazioni sono basate su netlist GTECH, sintetizzata tramite una libreria di standard cell technology independent. Nel contesto di verifica delle IP a livello SoC, le simulazioni vengono effettuate utilizzando canali di trasmissione ideali, pertanto l'uso di tecniche di avanzate di DSP non è necessario. Da ciò nasce la possibilità di intervenire, tramite strumenti di Simulation Profiling integrati nei tool di simulazione, per individuare quali blocchi DSP risultano rilevanti per i tempi di simulazione, e semplificarli. Dato che tali modifiche devono essere applicate solo in fase di simulazione, sono state introdotte tramite direttive di preprocessore. La seconda parte del lavoro riguarda lo sviluppo di modelli analogici utili per la verifica ad high-coverage della logica hardware e del firmware durante la fasi di calibrazione dei circuiti analogici. L'architettura del SerDes presa come riferimento implementa una serie di blocchi logici per l'esecuzione degli algoritmi di calibrazione. L'utilizzo di modelli complessi e dettagliati dei circuiti analogici non renderebbe possibile effettuare queste simulazioni a causa dell'eccessivo tempo di esecuzione. Per verificare il loop di calibrazione, sono stati sviluppati modelli in Verilog che emulano il comportamento dei blocchi analogici durante la fase di calibrazione generando tutti i segnali necessari per l'interfacciamento con il dominio digitale. Questi modelli sono stati sviluppati a partire dalle specifiche funzionali fornite dall'azienda e dall'analisi degli schematici analogici. L'obiettivo è quello co-simulare firmware, RTL e macro analogica, per analizzarne l'interazione in tempi di simulazione ridotti. Anche in questo caso, l'utilizzo di strumenti di simulation profiling integrati nei tool di simulazione, ha permesso di valutare l'impatto di questi modelli sul tempo complessivo di simulazione, focalizzandosi sull'individuazione di soluzioni semplici ed efficaci. Infine, dall'esecuzione di simulazioni utilizzando i modelli complessi preesistenti e i modelli sviluppati si è evinta una riduzione dei tempi di simulazione. I risultati ottenuti evidenziano benefici sia quantitativi, con tempi di simulazione ridotti, sia qualitativi, grazie alla semplificazione del debug rispetto a modelli analogici complessi.