Interconnect analysis and system integration for a RISC-V based System on Chip

Questo lavoro di tesi é stato svolto presso il centro di ricerca Barcelona Supercomputing Center (BSC) che rappresenta il centro nazionale di supercomputazione in Spagna, specializzato in High Performance Computing (HPC). La sua missione consiste in investigare, sviluppare e gestire le tecnologie allo scopo di facilitare il progresso scentifico. ??L'opportunitá di svolgere quì questo progetto mi è stata data dal gruppo di ricerca CAOS (Computer Architecture – Operating System interface); il quale ha una lunga esperienza in importanti progetti con l’industria, con la Agenzia Spaziale Europea (ESA) e con l’Unione Europea (EU), specialmente nel settore dei sistemi embedded. ??L’industria spaziale richiede hardware ad alte prestazioni da sfruttare in nuove applicazioni. In questo scenario, le FPGA forniscono un'alternativa a basso costo rispetto agli ASIC custom chip; avendo inoltre il vantaggio della riconfigurabilità che permette di accorciare i tempi tecnici. Recentemente ci si sta muovendo verso moduli hardware open-source che rappresentano un'opportunitá; parallelamente, durante le ultime decadi, i System-on-Chip (SoC) hanno acquisito un ruolo importante nel mondo dell’elettronica, per questo tipo di applicazioni ed in generale nel settore dei sistemi embedded e del Internet of Things (IoT). ??Miglioramenti prestazionali sono continuamente richiesti; i moderni SoC includono più cores e un maggiore numero di ogni tipo di IP. Il collo di bottiglia del sistema può diventare la interconnessione poichè i consueti bus potrebbero non essere in grado di fornire le performance richieste, scalabilità e velocità di trasferimento dati su tutte. ??Il progetto realizzato si incastra in questa cornice. Attualmente il gruppo CAOS sta lavorando sull’adattamento di una piattaforma RISCV-based per il dominio spaziale. Sulla base dei requisiti per le applicazioni spaziali, l’obiettivo di questa tesi consiste nella analisi dei diversi tipi di interconnessione insieme ai relativi SoC e processori (ISA RISC-V), infine provando a implementare una nuova configurazione di System-on-Chip. ??Il progetto può essere suddiviso in due fasi: la prima riguarda l'analisi di una crossbar/bus-based interconnessione nel SoC open source noto come Untethered Rocket Chip; la seconda parte prevede lo studio di un Tile che costituisce un nodo di una Network-on-Chip, allo scopo di rimpiazzare al suo interno l'originale MIPS core con il nuovo processore Lagarto che implementa il sopracitato ISA RISC-V.