Il lavoro di tesi si concentra sullo studio, sviluppo e l'implementazione di una metodologia di verifica per la macchina a stati finiti (FSM) di un Application Specific Integrated Circuit (ASIC) destinato a sensori Micro-Electro Mechanical Systems (MEMS). L'obiettivo principale è di ottenere un modello affidabile della FSM e integrarlo efficacemente nell'ambiente di verifica, al fine di garantire un comportamento corretto del dispositivo. Questo lavoro viene svolto in una fase di pre-produzione, durante la quale la verifica avviene direttamente sul Register Transfer Level (RTL). La verifica a livello RTL permette di identificare e correggere eventuali anomalie o malfunzionamenti prima che il dispositivo vada in produzione.