Lucas Baleste
An ULP frequency synthesizer based on a sub-sampling Frequency Locked Loop (FLL).
Rel. Carlo Ricciardi. Politecnico di Torino, Master of science program in Nanotechnologies For Icts, 2024
Abstract
Nei dispositivi dell’Internet delle cose (IoT), la comunicazione dei dati `e consentita dai ricetrasmettitori RF. Per operare su uno standard di comunicazione specifico, richiedono un sintetizzatore di frequenza. Questo blocco `e uno dei pi`u dispendiosi in termini di energia della catena di comunicazione. Questo tirocinio mirava a proporre un’architettura di loop a frequenza bloccata a bassissimo consumo energetico, sfruttando i vantaggi della tecnologia FD-SOI. Poich´e l’ordine della funzione a circuito chiuso `e di un ordine inferiore rispetto ai loop a fase bloccata (PLL) di tipo I usuali, consente l’uso di oscillatori controllati in tensione (VCO) rumorosi. La sua larghezza di banda sfruttabile `e molto ampia ([400,MHz; 2,GHz]) e il suo tempo di stabilizzazione `e inferiore a 610, ns.
Ulteriori lavori su altre architetture di rilevatori di frequenza potrebbero portare a risultati ancora migliori.
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