Spintronic on-chip learning with Bayes' Rule

In questo rapporto di tesi 3A descrivo il processo di progettazione di un nuovo chip di inferenza, che combina una memoria magnetica ad accesso casuale a coppia spin-orbita (SOT-MRAM) con un processo a transistor FD-SOI (Fully-Depleted Silicon-On-Insulator) a 22 nm per eseguire le operazioni di inferenza direttamente in memoria. Inizio motivando la necessità di migliorare l’efficienza energetica dei sistemi di intelligenza artificiale per ridurne gli effetti sociali negativi, via via che il loro utilizzo si diffonde. Descrivo quindi le basi delle tecnologie impiegate e delle reti neurali, per comprendere gli obiettivi tecnici del progetto. Il rapporto illustra poi i risultati di progettazione del mio tirocinio 2A, quindi discute la progettazione dell’array, dei circuiti di controllo, della conversione analogico-digitale e della progettazione digitale necessaria. Sono state prese diverse decisioni chiave riguardo alle topologie circuitali, ai componenti e al dimensionamento delle celle, al fine di minimizzare i rischi associati a un nuovo processo, con l’auspicio di ottenere un chip che funzioni correttamente in prova. Il progetto finale raggiunge una stima di 643 TOPs/W in pre-estrazione, competitiva rispetto ad altri progetti allo stato dell’arte. Array di inferenza SOT-MRAM ben ottimizzati potrebbero continuare a ridurre gli impatti ambientali del machine learning e dell’informatica in generale.