Design digitale di un Viterbi Detector in tecnologia FinFET a 3 nm = Digital design of a Viterbi Detector in 3 nm FinFET technology

Con la costante crescita di scambio dati nelle comunicazioni, si ha la necessità di aumentare la velocità di trasmissione e ricezione, per questo vengono sviluppati dispositivi SerDes (Serializzatore - Deserializzatore) che possano lavorare a frequenze elevate dove i canali di trasmissione hanno attenuazioni ingenti. Per recuperare queste attenuazioni si introducono nei ricevitori degli algoritmi che stimano la sequenza dei dati a massima verosimiglianza. L’algoritmo Viterbi è uno di questi da usare all’interno dei ricevitori dei sistemi SerDes. La tesi ha lo scopo di valutare le prestazioni, l’occupazione di area e il consumo di potenza di diverse implementazioni del Viterbi Detector, con lo scopo di avere dati relativi per la progettazione di un SerDes in tecnologia FinFET a 3 nm di TSMC. Inizialmente è stato realizzato un modello matlab, utilizzato per confermare l’effettivo miglioramento delle prestazioni utilizzando il Viterbi rispetto ad altri equalizzatori, e successivamente come riferimento per la verifica delle implementazioni RTL. Nella prima fase di implementazioni RTL sono state studiate alcune ottimizzazioni per la path metric unit (PMU), la parte più complessa del Viterbi, ottenendo informazioni su quale sia la miglior versione sia se l’obiettivo è il risparmio di area sia se è ottenere le migliori prestazioni in termini di frequenza massima raggiungibile. Nella seconda parte la tesi si concentra sulla realizzazione di un Viterbi Detector direttamente utilizzabile all’interno di un ricevitore, dove tipicamente sono presenti più ingressi in parallelo, nel caso specifico 32 campioni sono processati per ogni colpo di clock. In questa fase sono state studiate tre possibili implementazioni, la sintesi è stata effettuata a frequenza costante, analizzando il consumo di potenza e l’area occupata. Delle tre, le prime due utilizzano diversi moduli Viterbi in parallelo, mentre la terza è un singolo Viterbi modificato in modo tale da analizzare più ingressi contemporaneamente. Quest’ultima versione è risultata la migliore, mostrando una riduzione sia di area sia di potenza quasi del 50% rispetto ai casi precedenti. Il lavoro svolto ha ricercato le possibili implementazioni e tra queste ha trovato l’implementazione più efficace in funzione del parallelismo richiesto. Come appendice si sono comparate le varie tipologie di PMU, studiando il compromesso area-frequenza.