Implementation and verification of an in-SRAM computing subarray in 65nm CMOS technology

Con il crescente interesse per le applicazioni basate sull'intelligenza artificiale, le reti neurali convoluzionali hanno guadagnato popolarità grazie al loro elevato potenziale in termini di prestazioni, efficienza energetica e sicurezza. Tuttavia, a causa del loro consumo energetico, la loro integrazione in sistemi embedded rimane difficile e, di conseguenza, vengono fatti molti sforzi per costruire acceleratori a bassa potenza. A tal fine, l'In-Memory Computing promette grandi miglioramenti grazie all'accelerazione della fase di elaborazione, riducendo il trasferimento di dati tra memoria e processore, che risulta in notevoli risparmi energetici. L'obiettivo di questo progetto è implementare e convalidare una versione migliorata di un subarray di memoria da 2kB per la creazione di una memoria di calcolo in-SRAM basata sull'architettura BLADE, Bitline Accelerator for Device on the Edge, che sarà implementata in un prossimo tapeout. Durante questo studio, prima una nuova architettura basata sull'uso di Embedded shift per accelerare fino a 4 volte la fase di moltiplicazione verrà esplorata. Quindi, alcune ottimizzazioni nella funzionalità del subarray in modo da ridurne il consumo energetico oltre allo sviluppo di una strategia di power gating per ridurre la potenza consumate da elementi silenti verranno proposte ed implementate. I risultati mostrano che le implementazioni proposte consentono di risparmiare fino al 30\% di energia. Infine, verrà proposto un flusso di progettazione Analog-Mixed-Signal (AMS) in modo da assicurare la corretta integrazione della memoria full-custom con il suo controllore basato su standard-cell nel prossimo tapeout.