Progettazione di un ambiente di verifica digitale UVM SystemVerilog per un Protocollo Seriale custom = Design of an UVM SystemVerilog Digital Verification Environment for a custom Serial Protocol

La verifica digitale è il modo per garantire la migliore qualità del silicio prima del tape-out. Consiste nell’acquisire una ragionevole certezza che un circuito funzioni correttamente e che non sia presente alcun difetto di progettazione. L’obiettivo è rimuovere tutti i possibili errori prima di procedere alla costosa produzione di chip, considerando anche che il tempo di commercializzazione è un fattore molto importante nello sviluppo dei prodotti. Il rischio di avere errori di progettazione è una conseguenza della crescente complessità dei sistemi digitali, nei quali diventa sempre più difficile garantire di aver coperto tutti gli scenari e le condizioni di lavoro. La verifica digitale e la metodologia UVM sono lo stato dell’arte degli strumenti che consentono di generare e misurare la copertura del dispositivo in prova prima del tape-out, al fine di garantire il corretto comportamento. Il tempo di verifica è ridotto grazie alla randomizzazione e ai parallelismi di simulazione; inoltre tutti gli scenari possibili vengono generati automaticamente e auto-controllati, evidenziando anche casi mai presi in considerazione, prima di essere analizzati. L’obiettivo di questa attività di tesi, svolta in collaborazione con STMicroelectronics, verte sulla progettazione di un ambiente di verifica digitale UVM (Universal Verification Methodology) al fine di controllare il corretto funzionamento di un’interfaccia seriale per un prodotto Data Storage, e della mappa dei registri associata tramite la quale si può configurare il dispositivo in ogni suo possibile stato.