Modeling of RISC-V Exceptions for Hardware Code Generation

Matteo Zappia

Modeling of RISC-V Exceptions for Hardware Code Generation.

Rel. Danilo Demarchi, Daniel Muller-Gritschneder. Politecnico di Torino, Corso di laurea magistrale in Ingegneria Elettronica (Electronic Engineering), 2018

Abstract:	Generating exception behavior in RTL and VP
Relatori:	Danilo Demarchi, Daniel Muller-Gritschneder
Anno accademico:	2018/19
Tipo di pubblicazione:	Elettronica
Numero di pagine:	83
Informazioni aggiuntive:	Tesi secretata. Fulltext non presente
Soggetti:
Corso di laurea:	Corso di laurea magistrale in Ingegneria Elettronica (Electronic Engineering)
Classe di laurea:	Nuovo ordinamento > Laurea magistrale > LM-29 - INGEGNERIA ELETTRONICA
Ente in cotutela:	Technische Universität München (GERMANIA)
Aziende collaboratrici:	Infineon Technologies AG
URI:	http://webthesis.biblio.polito.it/id/eprint/9815

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