Al fine di avere dispositivi elettronici ad alte prestazioni, le aziende spingono al limite le loro capacità, riducendo così il margine di errore nella loro realizzazione. L’obiettivo di questo studio è analizzare la sensibilità d’errore del flusso di lavoro di\itshape Design Technology Co-Optimization\normalshape~(DTCO) in uso ad imec. L’estrazione delle componenti circuitali parassite e il\itshape compact model\normalshape~sono inseriti a livello di transistor e la loro propagazione è studiata fino a livello di sistema. A livello di dispositivo e di libreria, le tre tecnologie, N2, A14 e A7, si comportano in maniera simile. Nel primo caso, l’errore dello spessore dell’ossido è predominante. Nel secondo caso, gli errori riferiti alla mobilità e alla velocità di saturazione prevalgono.