Error sensitivity of Design Technology Co-Optimization flows in advanced CMOS nodes

Al fine di avere dispositivi elettronici ad alte prestazioni, le aziende spingono al limite le loro capacità, riducendo così il margine di errore nella loro realizzazione. L’obiettivo di questo studio è analizzare la sensibilità d’errore del flusso di lavoro di\itshape Design Technology Co-Optimization\normalshape~(DTCO) in uso ad imec. L’estrazione delle componenti circuitali parassite e il\itshape compact model\normalshape~sono inseriti a livello di transistor e la loro propagazione è studiata fino a livello di sistema. A livello di dispositivo e di libreria, le tre tecnologie, N2, A14 e A7, si comportano in maniera simile. Nel primo caso, l’errore dello spessore dell’ossido è predominante. Nel secondo caso, gli errori riferiti alla mobilità e alla velocità di saturazione prevalgono. A livello di sistema, dal momento che l’accoppiamento capacitivo viene modellato e la tecnologia A14 ha uno spessore del\itshape gate\normalshape~minore , quest’ultima è più sensibile rispetto allo spessore dell’ossido, mentre l’N2 è più influenzato dalla mobilità e dalla velocità di saturazione. Inoltre, data l’entità degli errori scelti, quelli presenti nel compact model hanno più impatto degli errori nell’estrazione delle componenti parassita.