Universal Verification Method ??for Analog Mixed Signal designs

Questa tesi di master presenta lo sviluppo e l'implementazione di un ambiente di metodologia di verifica universale (UVM) per i progetti analogici/misto-segnale (AMS). Questo rapporto si basa sull'uso della verifica digitale e dei modelli analogici per garantire una verifica precisa di un chip composto da blocchi analogici e digitali. Sviluppando ponti tra questi due domini per simulare il comportamento completo di un chip e introducendo il concetto di spie, vengono dimostrati significativi progressi nel processo di verifica. Questo migliora la riutilizzabilità, i costi di manutenzione, l'automazione, l'affidabilità e le prestazioni del processo di verifica. Questi ponti facilitano la comunicazione tra i domini digitali e analogici, garantendo una traduzione e un'interazione precise dei segnali. Questo stage di fine studi sviluppa due tipi di ponti. Il primo è un ponte System-Verilog (SV) che consente uno sviluppo rapido dell'ambiente ma genera segnali analogici in forma digitale prima di essere convertiti. Il secondo è un ponte Verilog-AMS (VAMS) che consente la generazione diretta di segnali analogici. Questo approccio affronta le complessità delle simulazioni AMS consentendo una verifica efficace delle interazioni tra componenti analogici e digitali, evidenziando l'uso di elementi di interfaccia (BE). Inoltre, lo studio introduce spie per estrarre specifiche tensioni o correnti analogiche dal Design Testato (DUT), garantendo test e validazioni approfonditi. Questo lavoro contribuisce allo sviluppo efficiente ed economico di prodotti di semiconduttori sofisticati, migliorando in definitiva la qualità e l'affidabilità dei sistemi elettronici disponibili sul mercato dei semiconduttori.