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Alireza Khanzadeh
UVM verification for RISCV extention.
Rel. Andrea Calimera. Politecnico di Torino, Corso di laurea magistrale in Ingegneria Elettronica (Electronic Engineering), 2024
Abstract: |
SOC Verification.This thesis presents the development and implementation of a comprehensive verification environment for a RISC-V extension architecture using the Universal Verification Methodology (UVM). The primary objective was to create a robust, flexible, and reusable framework to thoroughly verify the functionality of a RISC-V core implementation, including base ISA, extensions, and proprietary additions. The verification strategy addressed the challenge of ensuring the correctness and reliability of complex processor designs, crucial in the context of RISC-V's growing adoption. |
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Relatori: | Andrea Calimera |
Anno accademico: | 2023/24 |
Tipo di pubblicazione: | Elettronica |
Numero di pagine: | 51 |
Informazioni aggiuntive: | Tesi secretata. Fulltext non presente |
Soggetti: | |
Corso di laurea: | Corso di laurea magistrale in Ingegneria Elettronica (Electronic Engineering) |
Classe di laurea: | Nuovo ordinamento > Laurea magistrale > LM-29 - INGEGNERIA ELETTRONICA |
Aziende collaboratrici: | CAPGEMINI ITALIA SPA |
URI: | http://webthesis.biblio.polito.it/id/eprint/31836 |
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