Progettazione RTL di una IP digitale riconfigurabile = RTL Design of a reconfigurable digital IP

Un SoC (System On Chip) tipicamente interagisce con un certo numero di periferiche digitali e/o analogiche, ciascuna delle quali possiede il suo sistema di interfacciamento e utilizza un determinato protocollo di comunicazione. Di conseguenza, per permettere alla CPU di scambiare dati con l'esterno per comunicare con queste, è necessario stanziare un numero di IP di interfacciamento tanti quanti sono i protocolli adoperati complessivamente. Questo significa dover riservare una quantità di area di silicio e celle di I/O per supportare la comunicazione con tutte le periferiche disponibili, portando ad un incremento significativo dello spazio occupato e dei costi. A onor del vero però, non è detto che il chip debba interagire con tutte queste per ogni applicazione eseguibile dalla CPU, indipendentemente dal fatto se si tratti di un chip di tipo ASIC (Application Specific Integrated Circuit) o General-Purpose. Lo scopo di questo lavoro di tesi è quindi quello di proporre lo sviluppo di una IP digitale riconfigurabile che permette all'utente di configurare l'interfaccia tramite dei parametri per poter supportare, uno alla volta, diversi protocolli di comunicazione seriale che nello specifico sono SPI, UART e I2C. Questa fase di configurazione avverrà attraverso la scrittura di registri CSR (Control and Status Registers) tramite un bus APB che comunica con l'utente per configurare caratteristiche come ovviamente il protocollo che si vuole implementare, ma anche se selezionare la modalità Master-Slave, la frequenza di lavoro (Baud-Rate), lunghezza di una parola e tanti altri parametri più specifici e inerenti a ciascun Standard seriale. L'idea è quindi quella di utilizzare una singola IP dotata di architettura riconfigurabile per interfacciarsi all'occorrenza con tre standard seriali invece di allocare tre IP per ciascuno di essi. Il risultato di ciò sarà una ottimizzazione delle risorse hardware presenti nel chip grazie alla loro condivisione, ottenendo quindi un risparmio significativo di area di silicio e di celle di I/O che in un SoC costituisce un aspetto fondamentale per la sua portabilità e versatilità, oltre ovviamente alla notevole riduzione dei costi grazie alla minore complessità del chip.