Digital Design of Forward Error Correction encoder-decoder Block

Le nuove tecnologie di comunicazione emergenti hanno aumentato la richiesta di collegamenti di comunicazione ad alta velocità che supportino elevate velocità di trasmissione dei dati, ma hanno anche sollevato la sfida di garantire una trasmissione affidabile e sicura dei dati sui canali di comunicazione. Da qui la necessità di una correzione degli errori in avanti, che rileva e corregge gli errori dovuti al rumore del canale aggiungendo bit di ridondanza al messaggio originale. Questa relazione di stage fornisce uno schema di implementazione del sistema Verilog specifico per il codice di correzione degli errori Reed Solomon, indicato con RS(32,28). Per ottenere un'implementazione RTL pratica, è stato eseguito un precomputo degli algoritmi delle operazioni aritmetiche del campo di Galois e di alcuni passaggi di codifica-decodifica. I blocchi codificatore-decodificatore RS(32,28) sono stati testati e verificati utilizzando banchi di prova implementati e modelli d'oro Python. Quindi sono stati sintetizzati con lo strumento Genus Cadence in tecnologia CMOS a 16 nm e sono risultati conformi alle specifiche di throughput di 112 Gb/s.