Design and characterisation of a GC-eDRAM memory array with 22nm transistor

Il ridimensionamento della cella di memoria è l'obiettivo di spingere ulteriormente ogni giorno la ricerca. Per raggiungere questo obiettivo le principali alternative sono utilizzare transistor sempre più piccoli o innovare sul tipo di memoria utilizzata. Tra i diversi tipi di memorie dinamiche ad accesso casuale (DRAM), la DRAM incorporata a celle di guadagno (GC-eDRAM) è una memoria basata su celle più compatte rispetto alla DRAM convenzionale pur essendo a basso consumo e compatibile con CMOS. Il principale vantaggio di questo tipo di cella di memoria sono le sue ridotte dimensioni, infatti può essere implementato con solo due transistor. La compatibilità CMOS consente a questa memoria di ridimensionarsi con la nuova innovazione realizzata sulla tecnologia dei transistor. In questo lavoro verrà presentata l'implementazione di questa cella di memoria con le tecnologie del nodo del transistor da 22nm. In scala così ridotta verrà presentato il risultato di 6 mesi di simulazione sulla cella di memoria e sulla periferica che costituiscono la memoria. Questo lavoro mostrerà come abbiamo progettato la cella di memoria e come è stata effettuata la scelta sulla cella di tipo GC-eDRAM. È stato inoltre condotto uno studio sui diversi transitori presenti su questo nodo tecnologico per trovare l'opzione migliore ottimizzando al contempo le dimensioni e il consumo energetico della memoria Questa cella implica molte sfide che devono essere affrontate a causa del transistor da 22 nm, specialmente in termini di perdite. Di conseguenza questo implica scelta e compromesso per superare questa difficoltà. In questo articolo verranno anche presentate le tecniche e le scelte fatte per ottimizzare la cella di memoria e la sua periferica.