Analisi del consumo di potenza di circuiti digitali per sensori MEMS basata sull’esplorazione del codice RTL e relativa sintesi logica preliminare = Analysis of power consumption of digital circuits for MEMS sensors based on RTL code exploration and related preliminary logic synthesis

La presente attività di tesi verte sullo sviluppo di un flusso per la stima del consumo di potenza a partire dalla descrizione funzionale del circuito in codice HDL, in grado di garantire risultati sufficientemente accurati. L'obiettivo dell'approccio sviluppato è ricavare tale stima già nelle prime fasi di sviluppo del circuito, consentendo al progettista di investigare agilmente lo spazio delle soluzioni possibili valutando l’impatto di diverse scelte a livello micro-architetturale e logico. Individuare celermente inefficienze energetiche è, infatti, un requisito fondamentale per abbattere i costi di sviluppo che tendono ad aumentare significativamente verso la fine del progetto. Il flusso sviluppato utilizza RTL-Architect™ (in grado di effettuare una sintesi preliminare che tiene conto anche di alcuni dettagli fisici) e PrimePower-RTL (che utilizza tecniche per l'analisi della dissipazione di potenza avanzate, come la propagazione controllata dei ritardi) di Synopsys®, in combinazione con strumenti proprietari di STMicroelectronics. RTL-Architect™ eredita la stessa configurazione utilizzata per l'implementazione standard, tra cui: vincoli per il piazzamento di macro e celle logiche standard, vincoli di timing, librerie tecnologiche, lista delle celle utilizzabili per la sintesi, codice HDL, etc. Si è reso, inoltre, necessario eseguire una simulazione funzionale RTL con lo scopo di ricavare un file di annotazione dell'attività dei nodi del circuito per ciascuna delle differenti modalità operative considerate. Per perfezionare il flusso, sono stati generati diversi report per individuare ed eliminare le differenze rilevate rispetto ai risultati delle verifiche finali, garantendo la massima correlazione possibile. Infine, per verificare l'indipendenza dei risultati prodotti da RTL-Architect™ da informazioni disponibili solo in fasi successive alla definizione micro-architetturale, sono state eseguite quattro diverse sintesi per lo stesso circuito, fornendo, a seconda dei casi, un insieme completo di vincoli di timing, o un sottoinsieme minimale contenente unicamente le definizioni dei clock, in combinazione con la presenza o meno di una descrizione della regione di piazzamento e delle posizioni delle porte di ingresso/uscita. Le analisi hanno evidenziato come RTL-Architect™ sia in grado di effettuare una sintesi di qualità accettabile anche in assenza di informazioni dettagliate, con un basso numero di percorsi non conformi ai requisiti di timing ed uno scostamento dall'area occupata dalle celle utilizzate del 2-3% rispetto alla sintesi di riferimento. Nonostante le differenze nei criteri di ottimizzazione e la limitata possibilità di intervento sul flusso di sintesi dell'albero di clock, le stime di potenza totale dissipata sono ben correlate, con scostamenti sempre inferiori al 16%. Più limitata è invece la correlazione a livello di singoli contributi della potenza dissipata e questo aspetto richiede ulteriori e più approfondite indagini.